TSMC công bố công nghệ quy trình 1.6nm với cấp điện mặt sau

• TSMC đã công bố công nghệ quy trình tiên tiến 1.6nm. Đây là quy trình sản xuất hàng loạt đầu tiên ở cấp angstrom, hứa hẹn cải thiện hiệu năng đáng kể so với thế hệ trước là N2P. Đổi mới quan trọng nhất sẽ là BSPDN (Backside Power Delivery Network).

Các đặc điểm chính của quy trình 1.6nm của TSMC

• Tương tự node 2nm, sử dụng transistor nanosheet GAA (Gate-All-Around)
• Áp dụng Super Power Rail, công nghệ cấp điện mặt sau
• Nhờ các đổi mới về transistor và BSPDN, có thể đạt xung nhịp cao hơn tối đa 10% ở cùng điện áp so với N2P, hoặc giảm tiêu thụ điện 15~20% ở cùng xung nhịp/độ phức tạp
• Tùy theo thiết kế thực tế, có thể đạt mật độ transistor cao hơn 7~10% so với N2P

Đặc điểm của SPR (Super Power Rail)

• Công nghệ BSPDN tinh vi, được tối ưu cho bộ xử lý AI/HPC
• Kết nối tới source/drain của transistor bằng các tiếp xúc đặc biệt để giảm điện trở, từ đó đạt hiệu năng/hiệu suất tối đa
• Là một trong những cách triển khai BSPDN phức tạp hơn so với Intel Power Via

Chiến lược quy trình của TSMC

• Do việc áp dụng BSPDN làm chi phí quy trình tăng mạnh, nên không áp dụng cho N2P/N2X
• Xây dựng danh mục khác biệt hóa ưu điểm giữa node 2nm dùng GAA và node 1.6nm dùng GAA+SPR, để chúng không cạnh tranh trực tiếp với nhau

Lịch trình sản xuất hàng loạt

• Dự kiến A16 sẽ bắt đầu sản xuất hàng loạt vào nửa cuối năm 2026. Sản phẩm thực tế được dự đoán ra mắt trong năm 2027
• Được kỳ vọng sẽ cạnh tranh với node Intel 14A

Ý kiến của GN⁺

• Quy trình 1.6nm có vẻ tập trung vào cải thiện hiệu năng/hiệu suất thông qua công nghệ cấp điện mặt sau, bên cạnh việc tăng mật độ transistor. Đây là công nghệ đặc biệt được tối ưu cho các dòng sản phẩm mà hiệu năng cao/điện năng thấp rất quan trọng, như bộ xử lý AI/HPC.
• Tuy vậy, việc triển khai BSPDN phức tạp được dự đoán sẽ làm chi phí quy trình tăng mạnh. Vì vậy, có vẻ TSMC đang theo đuổi chiến lược phân biệt rõ giữa node 2nm và 1.6nm để đưa ra danh mục phù hợp với nhu cầu khách hàng.
• Intel cũng dự kiến đưa vào node 14A trong thời điểm tương tự, nên cuộc cạnh tranh dẫn đầu được dự báo sẽ rất khốc liệt. Tốc độ đổi mới công nghệ và khả năng mở rộng năng lực sản xuất của hai công ty có thể sẽ là biến số quan trọng để giành quyền dẫn dắt thị trường.
• Tuy nhiên, quy trình càng tiên tiến thì rủi ro chậm phát triển càng cao, và do lịch trình từng nhiều lần bị lùi, có lẽ vẫn cần theo dõi thêm thời điểm sản xuất hàng loạt thực tế. Tỷ lệ yield ban đầu và việc đảm bảo năng lực sản xuất cũng sẽ là những yếu tố then chốt.

[GN⁺]

Ý kiến Hacker News

• Quy trình 1.6nm của TSMC có vẻ sẽ đạt mức mật độ transistor 230 MTr/mm2 vào năm 2026. Hiện tại TSMC đang ở mức 197 MTr/mm2, bỏ xa Samsung (150 MTr/mm2) và Intel (123 MTr/mm2).
• Cách đo theo đơn vị nm đang bị dẫn dắt bởi marketing nên ý nghĩa của nó ngày càng trở nên không rõ ràng.
• Có vẻ như công bố lần này của TSMC là để đáp trả quy trình 18A năm 2026 của Intel.
• Backside Power Delivery:
  • Có nghĩa là thay đổi cách cấp điện cho CPU.
  • Trước đây điện được cấp qua các chân ở mặt dưới CPU, nhưng có suy đoán rằng cách mới sẽ cấp điện từ mặt trên của CPU, nơi có bộ tản nhiệt.
• Trong khi quy trình A16 của TSMC là vào năm 2027, Intel 18A dự kiến sẽ đi vào vận hành nghiêm túc từ năm 2026, nên điều này có thể bất lợi cho TSMC. Đây cũng có thể là cơ hội để các công ty fabless thử dịch vụ foundry của Intel.
• Có người đề xuất cuốn sách Chip War như một chủ đề liên quan. Họ nói rằng sách cô đọng tốt các nội dung dựa trên sự thật.
• Ở cùng độ phức tạp/tốc độ của N2, việc giảm 15~20% điện năng tiêu thụ có vẻ là phần ấn tượng nhất trong công bố lần này.
• Có lẽ công nghệ này sẽ xuất hiện trên sản phẩm Apple vào khoảng Giáng sinh lần này, còn sản phẩm của các hãng khác thì phải đến cuối thập niên mới áp dụng.
• Cũng như việc giờ mới tận dụng mặt sau của PCB, việc chất bán dẫn nay cũng bắt đầu khai thác mặt backside là một điểm thú vị.