IBM công bố công nghệ chip 0,7nm dưới 1nm
(newsroom.ibm.com)- Trong bối cảnh ngành bán dẫn đang tiến gần tới giới hạn vật lý của việc thu nhỏ theo cách truyền thống, IBM đã công bố công nghệ chip dưới 1nm đầu tiên trên thế giới dựa trên nút 0,7nm·7 angstrom
- Bằng cách tích hợp khoảng 100 tỷ transistor trên một con chip cỡ móng tay, IBM đặt mục tiêu mật độ gần gấp đôi so với chip 2nm mà hãng công bố năm 2021
- Cấu trúc cốt lõi nanostack xếp chồng transistor theo chiều dọc và bố trí lệch nhau, cho phép tích hợp tuần tự 3D và tối ưu hóa tổ hợp vật liệu theo từng lớp
- Kết quả công nghệ được công bố cho thấy hiệu năng có thể tăng tới 50% hoặc cải thiện hiệu quả năng lượng 70% so với nút 2nm của IBM; nghiên cứu tại VLSI 2026 cũng xác nhận mức thu nhỏ SRAM 40%
- IBM xem nút dưới 1nm là điểm áp dụng sớm nhất của nanostack và kỳ vọng có lộ trình tiến tới sản xuất trong vòng 5 năm tới cùng roadmap thu nhỏ bán dẫn ít nhất 10 năm
Nút 0,7nm và mật độ tích hợp
- Ngày 25 tháng 6 năm 2026, IBM công bố công nghệ chip dưới 1 nanomet đầu tiên trên thế giới, với kiến trúc transistor mới tương ứng nút 0,7nm hoặc 7 angstrom
- Con chip mới chứa gần 100 tỷ transistor trong diện tích cỡ móng tay
- Mật độ gần gấp đôi so với chip 2nm mà IBM công bố năm 2021
- Bán dẫn là công nghệ nền tảng được sử dụng trong điện toán, thiết bị điện tử tiêu dùng, thiết bị truyền thông, hệ thống vận tải và hạ tầng thiết yếu
- Theo các kết quả công nghệ được công bố, con chip mới được kỳ vọng mang lại hiệu năng cao hơn tới 50% hoặc hiệu quả năng lượng cao hơn 70% so với chip nút 2nm của IBM
- Các lĩnh vực ứng dụng được nêu gồm AI tạo sinh, hạ tầng đám mây và thiết bị điện tử thế hệ tiếp theo
- Các con số này dựa trên kết quả của VLSI 2025 trong nghiên cứu “NanoStack Transistor Architecture for CMOS 7A Node and Beyond”
Cấu trúc transistor 3D nanostack
- Nhóm nghiên cứu IBM đã phát triển kiến trúc transistor mang tên nanostack cho con chip mới
- Đây là thiết kế dựa trên nanosheet 3 chiều đầu tiên được biết đến trong ngành
- Cấu trúc này được giới thiệu là vượt lên trên công nghệ nanosheet, kiến trúc tiên tiến trước đó do IBM phát minh
- Transistor được xếp chồng theo chiều dọc và bố trí lệch nhau
- Nhờ tận dụng tích hợp tuần tự 3D, có thể đưa nhiều transistor hơn vào một chip
- Trong mỗi lớp xếp chồng có thể sử dụng các tổ hợp vật liệu khác nhau
- Có thể tối ưu độc lập hiệu năng và hiệu quả điện năng của từng transistor
Kiểm chứng thực nghiệm và thu nhỏ SRAM
- IBM cho biết kiến trúc nanostack có thể được chế tạo về mặt vật lý và hỗ trợ tính toán thực tế
- Việc kiểm chứng thực nghiệm bao gồm các kết quả sau
- Nối ghép điện môi siêu mỏng trong tích hợp CMOS
- Trình diễn khả năng kỹ thuật kênh kép
- Hoạt động của bộ đảo CMOS chức năng với hiệu năng chuyển mạch như kỳ vọng
- Nghiên cứu mới được công bố tại VLSI 2026 cho thấy kiến trúc nanostack mang lại mức thu nhỏ 40% cho SRAM
- Kết quả này dựa trên nghiên cứu “Area and Performance of Staggered-Channel Nanostack SRAM Bitcells”
- Điều này có thể dẫn tới thiết kế chip hiệu quả hơn và đáp ứng nhu cầu dữ liệu băng thông cao của các workload AI tiên tiến
Thu nhỏ ở cấp angstrom và roadmap
- IBM cho rằng với cấu trúc nanostack, công nghệ logic lần đầu tiên có thể mở rộng xuống dưới nút 1nm
- Đây được đánh giá là bước tiến của thu nhỏ ở cấp angstrom, tiến gần tới kích thước của từng nguyên tử
- Dù nút transistor hiện nay được dùng để chỉ thế hệ công nghệ sản xuất hơn là kích thước vật lý chính xác, công nghệ 0,7nm của IBM cho thấy khả năng tiếp tục thu nhỏ
- Roadmap bán dẫn của IBM dự báo ít nhất 10 năm thu nhỏ trong tương lai dựa trên kiến trúc nanostack mới
Cơ sở nghiên cứu, High NA EUV và triển vọng sản xuất
- IBM và các đối tác đã thực hiện công việc liên quan tại cơ sở nghiên cứu bán dẫn tiên tiến ở Albany, bang New York
- Cơ sở này dự kiến sẽ được lắp đặt thiết bị quang khắc High NA EUV trong tương lai
- Công nghệ do ASML phát triển này cho phép in mạch siêu chính xác và hỗ trợ chế tạo các chip nhỏ hơn, mạnh hơn
- IBM cùng Lam Research, Tokyo Electron và SCREEN Semiconductor Solutions đã cùng phát triển các quy trình và công cụ High NA EUV mới, đồng thời đã tạo ra các linh kiện đang hoạt động
- Gần đây IBM cũng công bố kế hoạch thành lập Anderon, xưởng đúc lượng tử thuần túy đầu tiên trên thế giới
- Anderon dự kiến sẽ hoạt động như một công ty IBM độc lập
- Mục tiêu là tận dụng chuyên môn về điện toán lượng tử và bán dẫn của IBM để giúp Mỹ có thể sản xuất phần lớn wafer lượng tử của thế giới
- IBM dự đoán điểm áp dụng sớm nhất của công nghệ nanostack sẽ là nút dưới 1nm, và cho rằng có lộ trình dẫn tới sản xuất sớm nhất trong vòng 5 năm tới
1 bình luận
Ý kiến trên Hacker News
Có vẻ đây là sự tiếp nối truyền thống đưa ra những tuyên bố về kích thước vật lý kiểu như “công nghệ logic lần đầu có thể mở rộng xuống dưới node 1nm”, dù điều đó không liên quan đến kích thước thực của các cấu trúc bên trong chip
Thứ họ thực sự đưa ra là “nanostack architecture” được tạo với kích thước đặc trưng khoảng 5nm, và IBM về cơ bản đang nói rằng nó tương đương với một con chip giả định thật sự dưới 1nm
Thành tựu này tự nó đã rất ấn tượng, nhưng có vẻ ngành này có hơi quá nhiều người làm marketing
Trong silicon, chiều dài cổng của FET có giới hạn dưới đâu đó khoảng 10~15nm, và quy trình sản xuất CMOS hiện tại vẫn chưa chạm tới giới hạn đó
Muốn tạo transistor nhỏ hơn thì phải chuyển sang vật liệu bán dẫn khác
Độ dày theo phương dọc của nhiều lớp có thể là vài nm hoặc dưới 1nm, nhưng điều đó không trực tiếp quan trọng với mật độ mạch
Cái gọi là kích thước node chỉ kích thước theo phương ngang, không phải kích thước theo phương dọc, và kích thước dọc quanh 1nm đã có thể làm được từ hàng chục năm trước vì nó phụ thuộc vào tốc độ và thời gian tăng trưởng
Ngành này lẽ ra phải ngừng dùng khái niệm “kích thước” từ hàng chục năm trước, và thay vào đó mô tả quy trình CMOS bằng mật độ như số cổng logic trên mỗi mm vuông chẳng hạn
Nhưng nếu đưa ra con số thật thì sẽ khó mà tuyên bố quy trình “1nm” tốt hơn quy trình “2nm” của công ty khác, nên marketing chắc sẽ không thích điều đó
Đây là thước đo mật độ có thể so sánh với node 28nm và các transistor phẳng trước đó vào khoảng 2010~2011, và node “0.7nm” có nghĩa là mật độ transistor tương đương với việc thu nhỏ node transistor phẳng tiêu chuẩn xuống 0.7nm
Đáng tiếc là ngành bán dẫn hiện giờ vận hành như vậy
Chỉ là kích thước đặc trưng thực tế không ở gần 1nm, mà họ đạt được mật độ đó bằng cấu trúc 3D xếp chồng
Mọi tuyên bố đều nên được tiếp nhận với một mức độ hoài nghi nhất định
Nói cho rõ thì không phải có phần nào trên die thực sự là 0.7nm
Nó gần với ý nghĩa mật độ gấp đôi so với thế hệ node trước đó hơn, và ngành này đơn giản là đã quyết định tiếp tục dùng từ “nanomet” dù tên node đã tách khỏi kích thước transistor thực từ nhiều năm trước
Gen Alpha sinh ra sau đó, và một phần Gen Z cùng Gen Beta cũng nằm trước sau giai đoạn này
Nhân tiện, có một bài viết hơn 7.000 từ phân tích rất sâu về công nghệ này
https://morethanmoore.substack.com/p/ibms-announces-07nm-pro...
Cần nhớ rằng IBM đã trả 1,5 tỷ USD để GlobalFoundries tiếp quản fab và bộ phận dịch vụ thiết kế của mình
Không phải GF trả tiền cho IBM, mà là IBM trả tiền cho GF để chuyển fab đi
https://www.reuters.com/article/technology/ibm-to-pay-global...
Giờ phải chờ xem mọi thứ sẽ diễn ra thế nào
Điều đáng ngạc nhiên nhất là IBM vẫn bằng cách nào đó còn sở hữu một phòng thí nghiệm silicon
Tôi cứ tưởng giờ họ về cơ bản đã trở thành một công ty tư vấn
Ít nhất một phần có lẽ phục vụ mục tiêu “Trusted Foundry” để duy trì nền tảng sản xuất chip trong nước cho quân đội Mỹ
Theo bài của NYT, IBM vận hành các phòng thí nghiệm R&D rồi cấp phép công nghệ họ phát triển cho những công ty thực sự sản xuất chip
Đây là một trong những tổ chức nghiên cứu công nghiệp lớn nhất thế giới, và làm nghiên cứu khoa học cứng nhiều hơn gần như bất kỳ công ty nào khác
Một trong các hình có ghi “15 hàng nguyên tử silicon”
Có giới hạn nào cho việc thu nhỏ đến mức nào không? Một nguyên tử có phải là điểm kết thúc không?
Định luật Moore có giới hạn vật lý hay phân tử nào không?
Thật ra là từ khá lâu trước đây
Khi làm cổng transistor đủ nhỏ và đủ mỏng, hiệu ứng lượng tử bắt đầu chi phối
Electron sẽ ngẫu nhiên xuyên hầm vào ra khỏi cổng, khiến transistor dẫn điện cả khi đáng ra không được dẫn
Tôi không nhớ chính xác con số, nhưng quy mô đó ở mức vài nguyên tử bề rộng
Theo hiểu biết hiện tại, cũng không có cách nào thực sự tránh được điều này
Ở thang đo này, electron không còn là vật thể vật lý đơn giản, nên không thể cứ thế loại nó ra khỏi một thể tích không gian nào đó
Hàm sóng electron có thể xuất hiện ở bất kỳ đâu trong đám mây xác suất của electron, và để chặn nó thì mối nối cách điện phải dày hơn đám mây xác suất đó
https://en.wikipedia.org/wiki/Landauer%27s_principle
Tuy vậy, thỉnh thoảng dùng từng nguyên tử riêng lẻ làm phần tử tính toán thì vẫn là điều tương đối khả dĩ
Còn nếu đi xa hơn nữa và thiết kế plasma quark-gluon làm bộ xử lý thì sao? Tôi rất muốn xem một tập Star Trek như vậy
Có thể tưởng tượng như thế, nhưng để chạm tới cấp độ đó thì khoảng cách của chúng ta cũng như khoảng cách từ một con khỉ trong hang động gõ đá đến việc chế tạo iPhone vậy
Kiểu cấu trúc 3D này sẽ mở rộng về mặt tỷ lệ thành phẩm như thế nào?
Nghĩ đơn giản thì có vẻ cứ thêm các lớp theo chiều dọc là tỷ lệ thành phẩm sẽ bị ảnh hưởng theo cấp số nhân, nên khá tò mò không biết trong tương lai gần có khả thi về mặt thương mại không
IBM sẽ thương mại hóa cái này như thế nào?
Là theo kiểu cấp phép cho các fab à?
IBM đã làm kiểu này suốt nhiều năm rồi thông qua chuyển giao công nghệ, hợp đồng cấp phép, hỗ trợ và các hình thức khác
Rapidus, Samsung, GlobalFoundries, ST, SMIC, AMD và những bên khác đã dùng kết quả R&D của IBM ở nhiều thời điểm, trên nhiều node và sản phẩm khác nhau
Hệ sinh thái bán dẫn tiên tiến là một khối khổng lồ đan xen lẫn nhau, và IBM nằm khá sâu ở bên trong đó
Nếu bạn mua thiết bị ASML để làm ra sản phẩm bằng quy trình này, thì rất có thể bạn sẽ phải trả tiền cho IBM để lấy tri thức và hỗ trợ giúp nó thực sự chạy được, hoặc chia cho họ một phần doanh thu, hay thực hiện một thỏa thuận nào đó phù hợp với tình huống
Việc cả ngành có thể đổi mới các công nghệ xung quanh cũng sẽ có lợi hơn cho IBM
Ví dụ, nếu nhiều công ty công nghệ quy trình có thể sản xuất hiệu quả chi phí hơn thì IBM cũng được hưởng lợi
Tức là cấp phép hoặc kiện tụng
Cứ liên tục nghe nói IBM làm ra những con chip ghê gớm như vậy, nhưng lại hiếm khi thấy nơi nào thực sự dùng chip IBM
Vậy họ dùng nó để làm gì?
Ví dụ, toàn bộ hệ thống quản lý tồn kho của Costco chạy trên IBM i, tức là trên POWER
Bạn có thể thấy các màn hình terminal kiểu cổ điển ở khắp cửa hàng
Các ngân hàng cũng dùng z và i cực kỳ nhiều
Những hệ thống này hầu như luôn nằm trong trung tâm dữ liệu nên bạn sẽ không trực tiếp nhìn thấy, nhưng chỉ là không lộ rõ vì có khoảng 50 microservice chen giữa UI và hệ thống ghi nhận thực tế, chứ chắc chắn là bạn vẫn đang tương tác với chúng
Sau đó tôi không còn đụng tới mảng thiết bị đó nữa nên không biết tình hình hiện tại
Có hai vấn đề lớn
Nhiều công ty trông có vẻ như vậy
Một thứ không tự động trở thành nhảm nhí chỉ vì nội dung đó nằm ngoài chuyên môn của mình