Intel, Samsung, TSMC trình diễn transistor xếp chồng 3D

Intel, Samsung, TSMC trình diễn transistor xếp chồng 3D

• Tại Hội nghị Thiết bị Điện tử Quốc tế IEEE tuần này, TSMC đã công bố CFET (Complementary FET), công nghệ xếp chồng logic cần thiết cho chip CMOS.
• CFET là bước tiếp theo trong lộ trình của định luật Moore, và Intel, Samsung, TSMC đều đã trình diễn khả năng chế tạo công nghệ này.

Ý kiến của GN⁺

• Bài viết này cho thấy các công ty dẫn đầu ngành bán dẫn vẫn đang tiếp tục đạt được tiến bộ công nghệ theo định luật Moore.
• CFET, công nghệ transistor xếp chồng 3D, có tiềm năng cải thiện hiệu năng và hiệu suất của chip, nên đây là tin tức đáng chú ý với những ai quan tâm đến sự phát triển công nghệ.
• Những tiến bộ công nghệ như vậy được kỳ vọng sẽ góp phần nâng cao hiệu năng của nhiều thiết bị điện tử như smartphone, máy tính, trung tâm dữ liệu, và điều này có thể tác động trực tiếp đến đời sống hằng ngày.

[GN⁺]

Ý kiến trên Hacker News

• Là một người quan sát đầy tò mò trong ngành này suốt nhiều năm thì đúng là rất thú vị. Thỉnh thoảng, định luật Moore dường như đụng phải rào cản; một số chuyên gia xem đó là tín hiệu rõ ràng cho thấy nó đã chạm giới hạn, trong khi những người khác cho rằng định luật Moore đã chết từ lâu vì chi phí trên mỗi transistor đã tăng lên. Lại có người cho rằng do giới hạn vật lý nên dưới một mức nanomet nhất định sẽ là bất khả thi. Cũng có ý kiến nói Intel đã tận hưởng vị thế gần như độc quyền trong 10 năm qua nên trở nên chậm chạp, rồi bị công nghệ tử ngoại của TSMC làm cho bất ngờ. Trong khi đó, những người như Jim Keller, những người thực sự biết “xúc xích được làm ra như thế nào”, lại hào hứng nói rằng chúng ta còn chưa tiến gần bất kỳ giới hạn nền tảng lớn nào, và trong nhiều năm tới vẫn có thể kỳ vọng ít nhất mức cải thiện gấp 1000 lần. Dù thế nào đi nữa, thật sự rất thú vị khi chứng kiến một lĩnh vực duy trì tăng trưởng liên tục suốt nhiều thập kỷ trong khi các dự đoán cứ lên xuống như tàu lượn siêu tốc.
• Một trong những điểm thú vị ở đây là họ có "device pitch" 48 - 50nm, nghĩa là transistor trong mặt phẳng XY tuy nhỏ nhưng độ rộng pitch lại lớn hơn rất nhiều so với "5nm" hay "3nm". Những người quen thuộc với sản xuất chip thì biết điều này, nhưng những ai không hiểu sâu thường lầm tưởng rằng có thể đặt transistor cách nhau 5nm. Xét về mật độ, tổng số transistor trong cùng một diện tích có thể tăng khoảng 30 - 40%. Nếu nhìn vào thiết kế inverter của Intel, có vẻ như nếu sẵn sàng tăng gấp đôi chiều sâu thì có thể tạo ra các ô DRAM rất gọn. Một chiplet tích hợp 8GB bộ nhớ ECC DDR sẽ hữu ích cho các bộ xử lý và kiến trúc FPGA cao cấp của họ.
• Một câu hỏi phổ thông về chất bán dẫn: tại sao người ta không nhấn mạnh nhiều hơn vào chi phí sản xuất (tính toán/đô la) thay vì mật độ transistor? CPU thực ra không quá lớn. CPU trong máy tôi có lẽ chỉ cỡ vài muỗng về thể tích. Vậy nếu khả năng tính toán được phân tán ra thì nó có kém hữu dụng hơn không (ví dụ do tốc độ truyền thông)?
• Có thể tôi đang bỏ sót điều gì đó, nhưng vấn đề nhiệt chẳng phải sẽ lớn hơn sao? Hiện tại chúng ta đã có các giải pháp tản nhiệt khá mạnh để loại bỏ nhiệt từ bề mặt của những con chip tương đối mỏng. Nếu chip trở nên ba chiều hơn thì sẽ làm mát phần bên trong bằng cách nào?
• Khi lưu trữ chuyển từ 2D MLC và TLC NAND sang xếp chồng 3D TLC (và các mức bit cao hơn còn tệ hơn), một yếu tố gây cản trở đã được đưa vào, thực sự rút ngắn vòng đời bộ nhớ. Khi đọc một ô, điện áp có thể làm thay đổi trạng thái của các ô lân cận, khiến chúng phải bị ghi lại cưỡng bức để giữ nguyên trạng thái, nghĩa là chỉ riêng việc đọc dữ liệu cũng làm giảm tuổi thọ của đĩa. Họ đang bán cho chúng ta những sản phẩm tệ hại. Theo chút hiểu biết của tôi về vấn đề này, nó sẽ được giải quyết bằng cách dùng nhiều diện tích bề mặt hơn để tách các đường đi xuyên qua chồng xếp theo chiều dọc. Điều này sẽ có diện tích bề mặt tương đương thiết kế 2D nhưng độ phức tạp lớn hơn. Dù tôi cũng đã đọc một bài báo[1] cố gắng giảm nhẹ vấn đề (chứ không giải quyết được) bằng cách thêm độ trễ. Vì vậy giờ đọc tin này về bộ xử lý, tôi tự hỏi người dùng cuối sẽ phải chịu những bất tiện nào từ các bộ xử lý được làm bằng công nghệ như vậy, chẳng hạn về độ tin cậy tính toán, lỗ hổng bảo mật, v.v. Tôi đã nhắc đến lỗ hổng trong khi hình dung ra các vấn đề prefetch ở cấp transistor (hoàn toàn là tưởng tượng và suy đoán của riêng tôi), rằng nếu điều này thực sự xảy ra trong tương lai, tôi có thể hình dung các nhà sản xuất tung ra bản vá bằng cách tùy tiện tăng độ trễ hoặc đưa vào thứ gì đó khác, làm hiệu năng tính toán quay trở lại mức của 10 năm trước. Và dĩ nhiên là cả độ tin cậy tính toán. Có đang có biện pháp nào được thực hiện để tránh tất cả chuyện này không? Nếu không, tôi để lại bình luận này ở đây cho các phiên tòa trong tương lai.
• Khi không thể làm chip lớn hơn theo chiều ngang nữa, chúng ta xếp transistor lên theo chiều dọc. Cứ như thể vừa tái phát minh ra các tòa nhà chọc trời vậy.
• Startup nhỏ thruchip.com đã làm 3D stacking từ 10 năm trước.
• Kết quả thực tế trong thế giới thật mà chúng ta có thể kỳ vọng từ công nghệ này là gì? Có ai biết không?
• Vì đây vẫn là kênh GAA, nên chiều dài kênh có giống với node 3nm mới nhất không?
• Cái này sẽ làm tăng GHz, hay chỉ tăng số lượng lõi?