Intel, Samsung, TSMC trình diễn transistor xếp chồng 3D

 (spectrum.ieee.org)
1 điểm bởi GN⁺ 2023-12-18 | 1 bình luận | Chia sẻ qua WhatsApp
  • Intel, Samsung và TSMC đã công bố tiến triển về CFET tại IEEE International Electron Devices Meeting, khiến lộ trình thế hệ tiếp theo — xếp chồng hai transistor dùng cho logic CMOS trong một cấu trúc — trở nên cụ thể hơn
  • CFET là cách xếp cao hơn cấu trúc nanosheet (gate-all-around) sau FinFET, tích hợp nFET và pFET theo chiều trên-dưới; dự kiến còn mất 7–10 năm để thương mại hóa
  • Intel đã triển khai bộ đảo CMOS trên một fin đơn và dùng backside power delivery để tiếp xúc transistor phía dưới từ bên dưới silicon, giảm tắc nghẽn dây dẫn, đồng thời đạt contacted poly pitch 60nm
  • Samsung cho thấy CPP 48nm và 45nm ở mức linh kiện riêng lẻ; bằng cách thay khắc ướt bằng khắc khô, hãng cải thiện cách điện source và drain của pFET/nFET xếp chồng, nâng tỷ lệ linh kiện đạt chuẩn thêm 80%
  • TSMC cũng đạt pitch 48nm có ý nghĩa ở quy mô công nghiệp; nhờ các lớp SiGe có tỷ lệ germanium cao, hãng có thể tạo lớp cách điện giữa linh kiện trên và dưới ở giai đoạn sớm hơn trong quy trình

Cấu trúc transistor tiếp theo mà CFET hướng tới

  • Khi cả ba nhà sản xuất chip tiên tiến đều trình diễn CFET, ý tưởng về các bộ xử lý tương lai gần như tăng gấp đôi mật độ transistor bắt đầu thành hình
  • CFET là viết tắt của complementary field-effect transistor, tức phương pháp xếp chồng hai loại transistor cần cho logic CMOS trong một cấu trúc duy nhất
  • Ngành chip đang chuyển từ FinFET, được dùng từ năm 2011, sang nanosheet, hay transistor gate-all-around
    • Trong FinFET, gate điều khiển dòng điện chạy qua một fin silicon thẳng đứng
    • Trong linh kiện nanosheet, fin được cắt thành nhiều dải ruy-băng và gate bao quanh từng dải
    • CFET tạo một chồng ruy-băng cao hơn, rồi dùng một nửa cho một linh kiện và nửa còn lại cho linh kiện kia
  • Như các kỹ sư Intel từng giải thích trên IEEE Spectrum vào tháng 12/2022, CFET tạo nFET và pFET theo chiều trên-dưới trong một quy trình tích hợp
  • Các chuyên gia cho rằng CFET sẽ được thương mại hóa sau 7–10 năm, nhưng vẫn còn rất nhiều việc phải làm trước khi sẵn sàng

Intel: bộ đảo và giảm tắc nghẽn dây dẫn

  • Intel là công ty đầu tiên trong ba hãng trình diễn CFET, từng công bố phiên bản ban đầu tại IEDM năm 2020
  • Lần này, hãng tập trung vào các cải tiến quanh bộ đảo, mạch đơn giản nhất được tạo bằng CFET
    • Bộ đảo CMOS đưa cùng một điện áp đầu vào vào gate của hai linh kiện trong chồng và xuất ra giá trị đảo logic của đầu vào
    • Marko Radosavljevic của Intel cho biết bộ đảo được tạo trên một fin đơn và, ở mức scale tối đa, sẽ chỉ bằng 50% kích thước của bộ đảo CMOS thông thường
  • Để biến chồng hai transistor thành mạch đảo thực tế cần có dây dẫn liên kết (interconnect), và phần dây dẫn này có thể bào mòn lợi thế về diện tích
  • Intel đơn giản hóa mạch bằng cách tiếp xúc transistor phía dưới từ bên dưới silicon, thay vì từ phía trên
    • Cách này sử dụng công nghệ backside power delivery mà Intel dự định triển khai vào cuối năm đó
    • Công nghệ này cho phép đặt dây dẫn ở cả phía trên và phía dưới bề mặt silicon
  • Contacted poly pitch, tức CPP, của bộ đảo thu được là 60nm
    • CPP là chỉ số mật độ tương ứng với khoảng cách tối thiểu từ gate của một transistor đến gate kế tiếp
    • CPP của chip node 5nm hiện nay vào khoảng 50nm
  • Intel cũng điều chỉnh cấu trúc để cải thiện đặc tính điện
    • Tăng số nanosheet trên mỗi linh kiện từ 2 lên 3
    • Giảm khoảng cách giữa hai linh kiện từ 50nm xuống 30nm
    • Sử dụng hình học cải tiến để kết nối một số phần của linh kiện

Samsung: CPP nhỏ hơn và quy trình cách điện

  • Samsung cho thấy kết quả CPP 48nm và 45nm, nhỏ hơn mức 60nm của Intel, nhưng đây là ở mức linh kiện riêng lẻ chứ không phải một bộ đảo hoàn chỉnh
  • Trong nguyên mẫu CFET nhỏ hơn của Samsung có một số suy giảm hiệu năng, nhưng không lớn; các nhà nghiên cứu cho rằng có thể giải quyết bằng cách tối ưu hóa quy trình sản xuất
  • Thách thức cốt lõi của Samsung là cách điện source-drain giữa các linh kiện pFET và nFET được xếp chồng
    • Nếu cách điện không đủ, dòng rò sẽ xuất hiện trong linh kiện mà Samsung gọi là 3D stacked FET, hay 3DSFET
  • Samsung đã thay bước khắc hóa học ướt bằng một loại khắc khô mới, và thay đổi này làm tăng 80% tỷ lệ linh kiện đạt chuẩn
  • Giống Intel, Samsung cũng tiếp xúc phần dưới của linh kiện từ bên dưới silicon để tiết kiệm không gian
  • Tuy nhiên, Samsung chỉ dùng 1 nanosheet cho mỗi linh kiện trong cặp
    • Intel dùng 3 nanosheet cho mỗi linh kiện
    • Nhóm nghiên cứu Samsung cho rằng tăng số nanosheet sẽ cải thiện hiệu năng CFET

TSMC: pitch 48nm và cách hình thành lớp cách điện

  • TSMC cũng đạt pitch 48nm có ý nghĩa ở quy mô công nghiệp, tương tự Samsung
  • Điểm đặc trưng của linh kiện TSMC là cách hình thành lớp điện môi dùng để cách điện giữa linh kiện trên và dưới
  • Thông thường, nanosheet được hình thành từ các lớp silicon và silicon-germanium xếp xen kẽ
    • Ở giai đoạn thích hợp của quy trình, bước khắc chuyên biệt cho silicon-germanium sẽ loại bỏ vật liệu này
    • Quá trình đó giải phóng các nanowire silicon
  • TSMC dùng SiGe có tỷ lệ germanium cao bất thường cho lớp sẽ cách điện hai linh kiện với nhau
    • Lớp này có thể được khắc nhanh hơn các lớp SiGe khác
    • Kết quả là lớp cách điện có thể được tạo trước vài bước so với thời điểm giải phóng nanowire silicon

Những thách thức còn lại

  • CFET hướng tới lợi thế diện tích bằng cách tích hợp hai linh kiện dùng cho logic CMOS theo chiều trên-dưới, nhưng trong mạch thực tế, tắc nghẽn dây dẫn có thể làm giảm lợi thế đó
  • Các cách tiếp cận của Intel, Samsung và TSMC đều xử lý các vấn đề chi tiết trong sản xuất như tiếp xúc linh kiện xếp chồng, cách điện, số lượng nanosheet và thu nhỏ pitch
  • Cả ba công ty đều cho thấy thành quả ở giai đoạn trình diễn, nhưng CFET vẫn chưa phải sản phẩm thương mại mà gần với bước tiến hóa tiếp theo trên lộ trình hơn
  • Với thời điểm thương mại hóa dự kiến còn 7–10 năm nữa, CFET hiện được xem là ứng viên dài hạn cho việc scale CMOS, chứ không phải giải pháp thay thế tức thì cho các chuyển đổi quy trình hiện tại

Bài viết liên quan

1 bình luận

 
GN⁺ 2023-12-18
Ý kiến trên Hacker News

  • Theo dõi ngành này trong thời gian dài với tư cách một người ngoài cuộc tò mò khá thú vị
    Thỉnh thoảng mỗi khi định luật Moore đụng phải một rào cản, có chuyên gia cho rằng hồi kết đã gần kề, có người nói nó đã chết vì giá trên mỗi transistor đã tăng, lại có người nói do giới hạn vật lý nên sau X nm thì không thể tiến gần đến Y
    Ngược lại, cũng có lập luận rằng Intel trong 10 năm qua về cơ bản đã tự mãn với thế độc quyền rồi bị năng lực quang khắc cực tím sâu của TSMC đánh úp; còn những người thực sự hiểu rõ sản xuất như Jim Keller thì nói rằng chúng ta vẫn còn cách xa giới hạn căn bản và vẫn có thể kỳ vọng cải thiện ít nhất 1000 lần nữa
    Có vẻ hiếm lĩnh vực nào vừa liên tục tạo ra tăng trưởng áp đảo suốt nhiều thập kỷ, vừa có triển vọng lên xuống như tàu lượn thế này

    • Giới hạn thực sự tồn tại. Dennard scaling đã chết từ giữa thập niên 2000, và trong khi mức tiêu thụ điện trên mỗi đơn vị diện tích tăng lên, năng lượng trên mỗi phép toán logic ở các tiến trình tiên tiến lại giảm
      Vì vậy ngày càng nhiều silicon phải ở trạng thái “dark”, bị ngắt nguồn và chỉ được dùng cho các tác vụ tăng tốc hiếm hoi. Ngoài ra, ở các tiến trình gần đây, mức cải thiện kích thước ô SRAM dùng cho register file và cache gần như không còn
      Trong tương lai, cache trên mỗi core sẽ tương đối nhỏ hơn, và để bù đắp phần nào, eDRAM trên die hoặc trên chiplet riêng có thể được thêm vào như một tầng L4 chậm hơn
    • Đó chỉ là cách truyền thông đại chúng đưa tin thôi. Nếu đọc các bài báo khoa học và bối cảnh thực tế, từ đầu thập niên 1990, trọng tâm luôn là tính kinh tế
      Câu chuyện là “duy trì tiến trình mới mỗi 2 năm quá đắt nên không làm được node X”. Trong kỷ nguyên smartphone sau iPhone, tính cả tablet, mỗi năm có thêm khoảng 2 tỷ máy tính bỏ túi được xuất xưởng, lớn gấp 5 lần dự báo lạc quan nhất 400 triệu máy/năm của mô hình PC truyền thống
      Ngay cả khi không tính đến thị trường server, mạng, GPU và AI, xét theo số transistor cũng như doanh thu và lợi nhuận, toàn bộ tổng thị trường khả dụng đã lớn hơn dự báo cũ ít nhất 10 lần; nhờ đó mới có thể đi từ 22nm xuống 3nm, rồi tới 2nm và 1.4nm. Tôi nghĩ 1nm vào năm 2030 cũng khả thi
      Ngược lại, dự báo chi phí cho tiến trình tiếp theo, chẳng hạn 2nm hay 1.4nm, luôn bị ước tính cao hơn thực tế. Trong quản lý dự án lớn, dự tính cao hơn để phòng những sự cố kiểu Intel 10nm là tốt hơn, nhưng TSMC lần nào cũng thực thi rất tốt
      Vì vậy hai phía tạo ra sự lệch pha trong dự báo, và các “tín hiệu rõ ràng cho thấy tiến bộ đã kết thúc” cứ liên tục sai
      Con số “cải thiện 1000 lần” vẫn được nhắc đi nhắc lại, nhưng đó là giá trị khi Jim Keller so sánh Intel 14nm khi đó, xấp xỉ TSMC N10, với một giới hạn vật lý giả định. Ở 3nm thì ít nhất đã đi được hơn 4 lần rồi, và tùy cách đo, đến năm 2030 có thể còn dưới 100 lần
      Làn sóng AI có thể thúc đẩy đến khoảng năm 2035, nhưng hiện vẫn chưa có một danh mục sản phẩm mới kiểu iPhone. Server hyperscaler cũng đã có quy mô lớn nên tốc độ tăng trưởng đang chậm lại
      Cuối cùng, cần phải giảm mạnh chi phí phát triển tiến trình tiên tiến; cá nhân tôi đặt kỳ vọng vào AI/phần mềm, và cũng cần các sản phẩm tiếp tục mở rộng tổng thị trường khả dụng. Xe tự lái có thể cuối cùng sẽ thành hiện thực trong thập niên 2030, nhưng tôi vẫn khá hoài nghi
    • Chẳng phải Intel, TSMC và Samsung đều là khách hàng kiêm nhà đầu tư của ASML, công ty thực sự sản xuất và phát triển thiết bị EUV, sao?
      Có thể có một vài thỏa thuận độc quyền, nhưng xét đến cấu trúc sở hữu, có vẻ chúng sẽ không tạo ảnh hưởng lớn về dài hạn. Miễn là có ý chí chi tiền cho tiến trình mới, họ cũng sẽ có được công nghệ đó
    • Như Jim Keller từng nói nổi tiếng, định luật Moore vẫn ổn. Hơn nữa, số người dự đoán sự kết thúc của định luật Moore tăng gấp đôi mỗi 18 tháng, nên bản thân điều đó cũng đang tuân theo định luật Moore
    • Theo dõi và bám sát thì thú vị, nhưng cũng cần nhớ rằng đây là một nỗ lực khổng lồ, với số người và ngân sách nhiều đến phi lý
      Phần mềm còn có thể làm khá nhiều như một “sở thích”, nhưng lĩnh vực này thì hoàn toàn không như vậy

  • Đây là thời điểm thú vị. Tôi nghĩ điểm đáng chú ý ở đây là chúng có device pitch 48~50nm
    Tức là dù transistor nhỏ trên mặt phẳng XY, độ rộng pitch vẫn lớn hơn rất nhiều so với “5nm” hay “3nm”. Người biết về sản xuất chip thì hiểu, nhưng người không tìm hiểu sâu dễ hiểu nhầm rằng có thể đặt các transistor cách nhau 5nm
    Xét về mật độ, có lẽ tổng số transistor trên cùng một diện tích sẽ tăng khoảng 30~40%
    Nhìn vào thiết kế inverter của Intel, nếu sẵn sàng tăng chiều sâu lên gấp đôi thì có vẻ có thể tạo ra các ô DRAM khá dày đặc. Một chiplet chứa 8GB bộ nhớ ECC DDR có thể hữu ích cho cả bộ xử lý lẫn các cấu trúc FPGA cao cấp

    • DRAM dày đặc ư? Bạn đã từng thấy DRAM chưa? Tỷ lệ khung hình vốn đã cực kỳ lớn, và theo tôi biết thì không có chuyện xếp chồng pass transistor
      Các hệ thống cao cấp đã có chiplet DRAM xếp chồng, nhưng đến nay gần như không thấy ngoài GPU, và MI300A gần như là ngoại lệ

  • Đây là một câu hỏi chung về bán dẫn, nhưng tôi thắc mắc tại sao người ta lại tập trung nhiều đến vậy vào mật độ transistor, thay vì chi phí sản xuất, tức số phép tính trên mỗi đô la
    CPU không lớn đến thế. CPU trong máy tính của tôi, nếu tính theo thể tích, có lẽ cũng chỉ vài thìa canh. Vậy nếu năng lực tính toán được trải rộng ra, chẳng hạn do tốc độ truyền thông, thì nó có trở nên kém hữu dụng hơn không?

    • Ánh sáng di chuyển khoảng 1 foot trong 1 nano giây. Vì vậy với một bộ xử lý rộng 1 foot, có thể kỳ vọng nó hoạt động tối đa khoảng 1GHz
    • Bạn cũng có thể mua một hệ thống đa CPU từ vài năm trước với giá rẻ hơn rất nhiều so với phần cứng hiện đại. Về cơ bản khá gần với cách mà bạn đề xuất
      Nhưng nếu dùng thường xuyên, tiền điện cuối cùng sẽ ăn hết phần tiết kiệm so với việc đạt cùng hiệu năng tính toán trên một CPU hiện đại duy nhất
    • Nhà máy tạo ra transistor, và nếu tăng quy trình lên một bậc thì có thể tạo ra gấp đôi. Dù làm cực tốt, mức giảm chi phí có lẽ cũng chỉ khoảng 10%
      Vì vậy cách tốt nhất để tối đa hóa giá trị trong bán dẫn là làm cho việc thu nhỏ trở nên khả thi
      Chỉ là điều đó không được nhắc đến nhiều trên truyền thông đại chúng hay cả truyền thông kỹ thuật. Hầu hết nhà sản xuất và nhà thiết kế đều nhìn vào đường cong công suất-hiệu năng-diện tích-chi phí, tức đường cong PPAC, để tìm điểm thiết kế tối ưu
      Trong vấn đề trải rộng ra, đơn vị sản xuất không phải là wafer mà là trường phơi sáng, kích thước xấp xỉ 25×35mm. Trên thực tế rất khó trải rộng hơn nhiều so với mức đó; có thể làm phần nào bằng field stitching, nhưng rất đắt
    • Nếu làm dày đặc hơn, có thể chia CPU thành các mảnh nhỏ hơn, và nhờ đó giảm chi phí
      Nếu làm ít dày đặc hơn, có thể đẩy xung nhịp cao hơn, nhưng số lõi trên mỗi mm² sẽ giảm
      AMD chọn cả hai cách: họ dự định đưa vào CPU hybrid cả các lõi Zen 4C tốc độ thấp được bố trí dày đặc, lẫn các lõi Zen 4 tốc độ cao boost lên tần số tối đa
    • Bổ sung vào các câu trả lời đã có, khuyết tật trong quá trình sản xuất càng có khả năng làm hỏng cả chip khi chip càng lớn
      Điều này cũng áp dụng cho chip nhỏ, và thiết kế thường có cách xử lý các thành phần bị lỗi, nhưng tốt nhất vẫn là giảm thiểu số khuyết tật trên mỗi chip

  • Có thể tôi đang bỏ sót điều gì đó, nhưng chẳng phải nhiệt sẽ là vấn đề lớn hơn sao?
    Ngay hiện nay chúng ta đã dùng các giải pháp tản nhiệt khá mạnh để đưa nhiệt ra khỏi bề mặt chip tương đối mỏng. Nếu chip trở nên giống một khối lập phương hơn, phần bên trong sẽ được làm mát thế nào?

    • Nếu tiếp tục đi theo hướng này, tôi tò mò liệu phía làm mát có xuất hiện những thay đổi khá cực đoan không
      Die CPU được tối ưu để làm mát từ một mặt. Có lẽ một ngày nào đó socket, bo mạch chủ và heat spreader sẽ chuyển sang làm mát cả hai mặt CPU
      Có lẽ là không. Tôi không nghĩ ra được giải pháp nửa thực tế nào để tích hợp cả sơ đồ chân và heat spreader cùng lúc

  • Trong lưu trữ, khi chuyển từ NAND 2D MLC và TLC sang xếp chồng 3D TLC, rồi sang các kiểu lưu trữ nhiều bit còn tệ hơn, đã xuất hiện nhiễu xuyên thực sự làm giảm tuổi thọ bộ nhớ
    Khi đọc một ô, điện áp làm thay đổi trạng thái của các ô lân cận, và để giữ trạng thái đó thì phải buộc ghi lại, nên chỉ đọc dữ liệu cũng làm giảm tuổi thọ ổ đĩa. Rốt cuộc là đang bán một thứ rất tệ
    Theo chút hiểu biết của tôi, vấn đề có thể được giải quyết bằng cách dùng nhiều diện tích bề mặt hơn để các đường dẫn đi qua stack dọc cách xa nhau hơn. Diện tích bề mặt sẽ tương tự thiết kế 2D, nhưng độ phức tạp thì lớn hơn
    Tuy vậy tôi cũng đã đọc một bài báo[1] không phải là giải pháp, mà chỉ cố giảm nhẹ vấn đề bằng cách thêm độ trễ
    Vì vậy khi thấy tin về xếp chồng bộ xử lý, tôi tự hỏi người dùng cuối sẽ gặp bất tiện gì với bộ xử lý làm bằng công nghệ như vậy. Chẳng hạn độ tin cậy tính toán hay lỗ hổng bảo mật
    Việc tôi viết “lỗ hổng” hoàn toàn là tưởng tượng và suy đoán của tôi, tôi đang nghĩ đến một vấn đề kiểu prefetch ở cấp transistor. Nếu trong tương lai nó thực sự lộ ra, nhà sản xuất có thể đưa vào bản sửa bằng cách tăng độ trễ ngẫu nhiên hoặc biện pháp khác, rồi nói “lúc thiết kế chúng tôi không biết chuyện này có thể xảy ra”, và kéo hiệu năng tính toán lùi lại 10 năm
    Tất nhiên độ tin cậy tính toán cũng là vấn đề. Những vấn đề như vậy có đang được quản lý để tránh không? Nếu không, tôi để lại bình luận này cho tòa án trong tương lai
    [1] [2021] doi.org/10.1145/3445814.3446733 (use sci-hub)
    [2] [2018] doi.org/10.1145/3224432 https://people.inf.ethz.ch/omutlu/pub/3D-NAND-flash-lifetime...

    • Logic dày đặc hơn không gặp cùng vấn đề như lưu trữ bất biến dày đặc. Lý do là logic không cần tính bền lưu
      Đó chính là những phần mà các công ty như Micron hay Samsung khắc phục và né tránh rất tốt khi ra mắt rồi mở rộng quy trình Xnm cho một công nghệ lưu trữ cụ thể, và nhờ vậy họ tốt hơn đối thủ
      Intel, TSMC, GloFo, v.v. nếu muốn đều có thể mua toàn bộ thiết bị EUV thế hệ mới nhất từ ASML. Dù vậy, trong quy trình logic TSMC luôn đi trước một node, còn trong lưu trữ thì Micron và Samsung thắng
      Vì mỗi bên mài giũa tốt các vấn đề và phần khó phát sinh khi thu nhỏ một thiết kế cụ thể xuống gần hơn ở mức dưới nm. Các công ty khác không làm được dễ dàng như vậy
      Nếu chế tạo silicon tiên tiến chỉ cần có thiết bị ASML mới nhất, thì ASML đã giữ độc quyền các thiết bị đó, tích hợp dọc để tự làm chip tiên tiến và bán như một mảng kinh doanh phụ rồi
    • Gọi là “thứ rất tệ” thì hơi quá, NAND 3D TLC 4TB hiện đại có thể được ghi lại toàn bộ mỗi ngày trong 3 năm, tức 3000TBW. Như vậy là rác ở chỗ nào? Ai có nhu cầu như thế?
      Có vẻ bạn đang nói đến một phẩm chất tùy ý kiểu “tôi muốn ghi lại hàng nghìn tỷ lần”, nhưng điều đó vô nghĩa với 99,9% trường hợp sử dụng
      Với cùng mức giá, tôi thấy một ổ 4TB có thể ghi lại 1000 lần tốt hơn rất nhiều so với một ổ 256GB có thể ghi lại 1 triệu lần

  • Theo wiki fandom Terminator, CPU chủ yếu được mô hình hóa và thiết kế trên máy tính bằng các gói lập trình 3 chiều cao cấp, và các phép kiểm thử mô phỏng có thể được thực hiện theo thời gian thực hoặc ở tốc độ tăng tốc
    Lưới lập phương của cấu trúc CPU nguyên mẫu gợi ý đến hypercube, tức một khối lập phương ở nhiều hơn ba chiều
    Trong thiết kế máy tính, hypercube được dùng như một phương thức kết nối vật lý nhằm tối thiểu hóa khoảng cách truyền thông hiệu dụng và độ trễ giữa các bộ xử lý khi chưa thể biết trước cấu trúc kết nối logic mà phần mềm sẽ chạy cần đến
    Điều này hỗ trợ khả năng học hỏi, thích nghi và xây dựng cấu trúc kết nối logic mới của Neural Net

  • Về mặt thực tế, có thể kỳ vọng kết quả gì từ công nghệ này? Có ai biết không?

    • Sẽ có chip nhanh hơn, thực hiện cùng một lượng tính toán với ít điện năng hơn. Như mọi khi.
      CFET là một công nghệ rất thực tế đã nằm trong roadmap của mọi fab tuyến đầu. Giống như FinFET thế hệ hiện tại hay GAAFET trong 1–2 năm tới, về bản chất nó làm cùng việc như công nghệ chip thế hệ trước, chỉ là làm tốt hơn
    • Có lẽ sẽ cần các giải pháp làm mát mới, v.v.
    • Điện thoại dày hơn

  • Nếu vẫn là kênh GAA, thì chiều dài kênh có giống các node 3nm mới nhất không?

  • Không phải Intel, Samsung hay TSMC, nhưng một startup nhỏ là www.thruchip.com cũng đã làm xếp chồng 3D từ 10 năm trước
    https://web.stanford.edu/class/ee380/Abstracts/141022-slides...
    https://www.theregister.com/2014/02/21/thruchip_communicatio...

    • Nếu slide đó đúng thì chip xếp chồng ghép nối cảm ứng khá thuyết phục
      Tôi tò mò liệu có thể ghép nối các chip kề nhau theo cùng cách không. Vì có thể nói 2.5D còn quan trọng hơn xếp chồng

  • Nhiệt trong những chip như thế này sẽ ra sao? Tại sao chúng không bị nóng chảy?

    • Mật độ nhiệt vẫn là mật độ nhiệt. Công nghệ này không giống như xếp chồng hai die logic, nên khác với vấn đề nhiệt theo kiểu đó
      Cấp nguồn mặt sau là một cải tiến khá quan trọng về mặt điện năng, và ảnh hưởng đến cả việc truyền tải điện năng lẫn làm mát